英特尔将在2025VLSI研讨会上详解18A制程技术优势：较Intel3实现性能、能效显著提升

来源：YPS数据挖掘大师 2025-04-22 浏览：115 字号：T|T

摘要：YPS行业门户系统4月21日消息，2025年超大规模集成电路研讨会（VLSISymposium）定于2025年6月8日至12日在日本京都举行，这是半导体领域的顶级国际会议。VLSI官方今日发布预览文档，简要介绍了一系列将于VLSI研讨会上公布的论文，例如Intel18A工艺技术细节。相较于Intel3制程，Intel18A节点在性能、能效及面积（PPA）指标上均实现显著提升，将为消费级客户端产品与……

　　YPS行业门户系统 4 月 21 日消息，2025 年超大规模集成电路研讨会（VLSI Symposium）定于 2025 年 6 月 8 日至 12 日在日本京都举行，这是半导体领域的顶级国际会议。

　　VLSI 官方今日发布预览文档，简要介绍了一系列将于 VLSI 研讨会上公布的论文，例如 Intel 18A 工艺技术细节。

　　相较于 Intel 3 制程， Intel 18A 节点在性能、能效及面积（PPA）指标上均实现显著提升，将为消费级客户端产品与数据中心产品带来实质性提升。

　　英特尔声称，在相同电压（1.1V）和复杂度条件下，Intel 18A 制程可为标准 Arm 核心子模块带来 25% 的性能提升；当保持相同频率和 1.1V 电压时，功耗较 Intel 3 降低 36%。

　　在低压状态（0.75V）下，Intel 18A 制程可实现 18% 的性能提升并同时降低 38% 的功耗。同时，该工艺相较 Intel 3 实现了 0.72 的面积微缩。

　　作为英特尔首个采用全环绕栅极（GAA）RibbonFET 晶体管与 PowerVia 背面供电网络（BSPDN）的制造工艺，这两项核心技术成为 PPA 优势的核心支撑。

　　在采用标准单元布局进行对比时，18A 工艺的高性能（HP）库单元高度从 240CH 降至 180CH，高密度（HD）库从 210CH 缩减至 160CH，垂直尺寸平均缩减约 25%，这意味着晶体管密度与面积效率的显著提升。

　　PowerVia 技术通过将供电线路转移至芯片背面，释放了正面信号布线空间，配合优化的栅极、源漏极及接触结构，提升了单元集成密度与均质性。这些技术改进使得 18A 制程在单位面积性能与能效表现上取得突破，为先进芯片设计提供支持。

　　量产方面，英特尔计划今年晚些时间启动 Panther Lake 处理器的量产，而数据中心芯片 Clearwater Forest 预计 2026 年初量产；首款基于 18A 工艺的第三方芯片设计预计 2025 年中期完成流片验证。

　　苹果、英伟达、英特尔、Alphawave Semi 工程师共同署名了这篇关于 18A 制程 PAM-4 的研究论文。严格来说，这并不能证明两家公司将引入 18A 工艺，但至少显示出技术验证的意向。

　　英特尔高级副总裁、英特尔代工部门负责人 Kevin O'Buckley 在本月初举行的英特尔 Vision 2025 活动上宣布，根据已向客户交付的硬件，英特尔代工目前最为先进的 Intel 18A 逻辑制程已进入风险试产（YPS行业门户系统注：Risk Production）阶段。

　　这意味着 Intel 18A 已经技术冻结，客户在验证中对该制程的表现感到满意。英特尔的下一步是实现 Intel 18A 的产能爬坡，确保在这一节点上同时满足对技术和规模化的需求，并在今年下半年实现最终量产。

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